EUV技巧自从其提出今后，面对着多重寻事，包罗高本钱、繁杂的光学体系以及需求正在高精度下造作光罩等。然而，跟着技巧不休成熟，EUV逐步打破了造程限度，特别正在10nm及以下的造程中闪现出了其不成代替的上风。

　　近期，英特尔、imec、美光、三星等公司纷纷公布与EUV合连的紧要进步，进一步加快了EUV技巧的商用操纵及发达，这符号着EUV技巧进入了新的阶段，有着明显的革新。

　　正在2025年SPIE进步光刻 + 图案化技巧大会上，不少顶尖的芯片厂商商议了EUV光刻机特别是最新一代的High NA EUV光刻机的少许操纵进步。

　　英特尔是第一家购置High NA EUV光刻机的芯片厂商，据悉，每台机械价钱高达3.5亿欧元。不表英特尔采用这些新机械片刻用于研发用处。英特尔工程师Steve Carson正在 SPIE 进步光刻+图案集会上败露，英特尔旧年正在其位于俄勒冈州希尔斯伯勒邻近的D1拓荒工场装配并劈头运用两台ASML High-NA Twinscan EXE:5000 EUV 光刻东西，目前已运用这些体系正在一个季度内管理了多达30,000片晶圆。

　　英特尔工场的早期结果显示，高数值孔径机械仅用一次曝光和“个位数”的管理步伐就能实现早期机械需求三次曝光和约莫 40 个管理步伐才具实现的职业。英特尔正正在运用其 18A 造作技巧来测试高 NA 东西，该技巧筹划于本年晚些时期与新一代 PC 芯片沿途实行量产。

　　每季度管理 30,000 片晶圆远低于商用级体系所能到达的程度。然而，关于研发用处来说，这个数字是浩瀚的，解说英特尔对成为高 NA EUV 时期当先芯片造作商的信念有多大。英特尔筹划正在另日几年运用这些机械临蓐其 14A（1.4nm 级）芯片。

　　ASML 的 Twinscan EXE 高 NA EUV 光刻东西只需一次曝光即可达成低至 8nm 的分辩率，与单次曝光即可供应 13.5nm 分辩率的低 NA EUV 体系比拟，这是一个显着的更始。固然方今一代的低 NA EUV 东西仍可通过双重图案化达成 8nm 分辩率，但这会拉长产物周期并影响产量。与低 NA EUV 体系比拟，高 NA EUV 东西将曝光场省略了一半，这需求芯片拓荒职员更改其策画。酌量到高 NA EUV 光刻体系的本钱和特点，全数芯片造作商对其采用都有分歧的战略。

　　纳米电子和数字技巧周围的天下当先商酌和更始中央imec，正在此次会上涌现了正在单次曝光High NA EUV光刻后图案化的20nm间距金属线组织上得到的首个电气测试 (e-test) 结果。imec的测试结果解说，运用金属氧化物 (MOR) 负性光刻胶实行单次High NA EUV图案化后得到的20nm间距的金属化线%以上的良率。

　　该职能目标是正在两种分歧的测试组织（即蛇形组织和叉形组织）上得到的，如下图所示，两种组织都再现出了杰出的电气产量，解说随机缺陷数目较少。这些电气测试结果表清晰High NA EUV 光刻扫描仪及其周遭生态体系可能正在这样幼的尺寸下图案化线条/空间。

　　将图案挪动到TiN硬掩模版后，从上向下拍摄的20nm间距蛇形线（左）和分叉线（右）的SEM照片

　　“电子测试是High NA EUV验证的症结步伐，” imec进步图案化部分总监Philippe Leray添加道。这些电子测试结果也为咱们指清晰行进的对象。这些结果代表了对High NA EUV 光刻及其周边生态体系功用的开始验证，包罗进步的抗蚀剂和底层、光掩模、计量技巧、（变形）成像战略、光学临近校正 (OPC) 以及集成图案化和蚀刻技巧。

　　旧年6月3日，imec和ASML公布正在荷兰费尔德霍芬开设High NA EUV光刻尝试室，两边将联合运营该尝试室。估计将于2025-2026年达成High NA EUV巨额量临蓐。

　　Imec总裁兼首席施行官Luc Van den hove示意：“High NA EUV是光学光刻技巧的下一个里程碑，希望正在一次曝光中对间距为20纳米的金属线/空间实行图案化，并为下一代DRAM芯片供应支柱。与现有的多重图案化0.33 NA EUV计划比拟，这将提升产量、缩短周期时期，以至省略二氧化碳排放量。因而，它将成为饱舞摩尔定律进入埃时期的症结饱舞要素。

　　本年2月25日，美光推出了采用全新1γ (1-gamma) 、第六代（10nm 级）DRAM节点造作的16Gb DDR5修筑。该内存的额定命据传输率为 9200 MT/s，行业准则电压为 1.1V。与其前代产物（采用1β工艺造作的 16Gb DDR5 IC）比拟，新器件的功耗低重了 20%，位密度提升了30%。

　　1γ 造作工艺是美光初次采用EUV技巧的工艺，比拟之下，头部的三家存储大厂中，三星和 SK 海力士都投资了EUV光刻机，并早早的享福了低重本钱的好处。

　　三星正在 EUV工艺方面吞没上风，它是业内首批告成将EUV工艺操纵于DRAM临蓐的公司之一，况且是正在14nm工艺劈头就用上了EUV。2020年，三星推出了业界首款EUV DRAM样品，这岁首，三星位于韩国华城的专用于EUV技巧的新半导体临蓐线年，三星劈头量产基于EUV技巧的14纳米DRAM，通过操纵5个EUV层，达成了本身最高的单元容量，同时，具体晶圆临蓐率晋升了约20%。另表，与上一代DRAM工艺比拟，14纳米工艺可帮帮低重近20%的功耗。

　　SK海力士于2021年劈头将EUV操纵于其10纳米级第四代DRAM，运用了1层EUV，目前正在其位于利川的M16工场运转着10多台EUV机械。

　　此次，美光转向EUV也将改正其新节点的经济效益。遵循tom’shardware的报道，美光并未败露更临蓐节点运用了多少个EUV层，但咱们可能臆度该公司将EUV用于症结层，不然这些层将需求运用多重图案化，这会拉长临蓐周期并影响产量。美光确实示意1γ将EUV与多重图案化 DUV技巧勾结运用。另表，美光的 1γ DRAM工艺技巧采用了下一代高K金属栅极技巧和全新的后端 (BEOL) 电途。接下来，美光将运用其1γ造作技巧来造作其他类型的内存产物，包罗GDDR7、LPDDR5X（高达 9600 MT/s）和数据中央级产物，因而该节点将成为公司的主力。

　　目前，美光正在日本的晶圆厂临蓐1γ DRAM，美光于2013年收购了日本DRAM巨头尔必达，正在日本具有4,000多名工程师和技巧职员。美光正在日本的多个工场，包罗位于广岛的晶圆厂，是其全系列尖DRAM 技巧研发门途图和量产的主旨。该公司的第一台EUV东西于2024年也是正在日本装配。美光原筹划于2024年劈头正在其1γ工艺中运用EUV技巧。但因为PC市集低迷和公司裁减开支，美光不得不将该筹划推迟到2025年。为了为其工场装备进步的东西，美光旧年9月从日本当局得到了465亿日元（3.2亿美元）的补帮。与此同时，美光示意，将正在日本当局的亲近支柱下，正在另日几年内正在该技巧上投资 5000 亿日元（36.18 亿美元）。

　　跟着美光也用上EUV，三家存储厂商的逐鹿也愈发激烈起来。要大白，美光告成拓荒了没有 EUV 的 1b 节点，并告成临蓐了基于 1b 的 HBM。SK 海力士也告成迁徙了EUV 并量产基于1b的HBM。固然正在EUV的操纵上，三星是第一个吃螃蟹的人，然则正在接下来的逐鹿，比如1a DRAM，就略显乏力了。三星无法比逐鹿敌手更疾地量产1a DRAM，SK 海力士正在旧年 1 月率先从英特尔得到了基于 1a DRAM 的任事器 DDR5 产物认证。

　　为此，三星试图通过更主动地引进High NA EUV机械来提升逐鹿力。与此同时，SK海力士也正在效力购置High NA EUV机械，估计两家厂商的时期轴是差不多的，最早将于本年下半年收到。

　　正在旧年于欧洲举办的一次技巧研讨会上，台积电概述了其正在EUV光刻技巧方面的告成体会：通过增长EUV光刻机的数目、提升晶圆产量以及优化防护薄膜的运用，台积电达成了临蓐效用的明显晋升。

　　薄膜（pellicle）正在芯片造作顶用于省略图案缺陷，薄膜位于光刻机内部，位于光罩或掩模（很像蕴涵要印正在晶圆上的图案远景的模板）正下方，其影响是捉拿轻微颗粒，不然这些颗粒会粘附正在光罩上并最终印正在晶圆上，导致芯片阻滞。

　　动作环球第一大晶圆代工场，台积电依然拓荒出自身的 EUV薄膜技巧，以最大水平地提升临蓐效用。或者出于各种因由，三星并没有多量采用薄膜，或者是由于担忧防护膜容易受到损坏，一朝爆发损坏，必需放弃价钱数百万美元的 EUV 机械实行明净，同时依赖该机械的扫数临蓐也将放弃。

　　不表据业内人士25日败露，三星晶圆代工场已决心向日本三井化学公司采购价钱数十亿韩元的EUV光罩薄膜。通过最终测试后，估计将操纵于京畿道华都邑的3纳米晶圆代工线”实行量产。

　　三星3纳米造程的良率连续难以晋升，其代工部分正在旧年第四序度损失了约2万亿韩元。正在这种后台下，为了提升临蓐效用，三星原委庄重酌量，最终采用了三井化学的EUV薄膜技巧。值妥当心的是，ASML曾是首家告成拓荒出可用于EUV光刻体系的贸易薄膜供应商，2019年，ASML将合连许可授权给了三井化学，使其成为环球独一的EUV薄膜商用供应商。

　　三井化学正投资于用于芯片光刻的纳米管薄膜技巧。该公司筹划正在日本南部的岩国大竹工场兴办一座新厂，每年临蓐5,000片基于纳米管的薄膜。三井化学示意，这些纳米管薄膜正在扞拒EUV光刻的苛苛条目下，比目前的硅基薄膜更具上风。

　　纵然这样，三星也正在自决研发EUV薄膜。2021年，三星公布其依然拓荒出一种透过率为88%的防护薄膜。然而，商酌职员指出，要支柱EUV光刻的缺陷率和临蓐效用，防护薄膜的透射率需远高于90%（90%的透射率意味着进入薄膜的光中唯有90%能达到掩模版）。另表，薄膜的寿命也是一个紧要寻事。

　　目前，三星正正在饱舞EUV薄膜的国产化，FST和S&S Tech等韩国公司正正在主动拓荒EUV薄膜。况且，三星的“EUV协同义务组（TF）”部分目前正极力于拓荒下一代碳纳米管（CNT）薄膜，以期处理现有薄膜的限度。

　　瑞典公司AlixLabs AB（由隆德大学分拆出来）通过其更始技巧原子层蚀刻 (ALE) 间距瓦解技巧 (简写为APS)，告成正在英特尔供应的测试硅片上蚀刻出与商用3nm半导体工艺相对应的组织。该公司正在加利福尼亚州圣何塞的SPIE 进步光刻 + 图案化营业展上分享了这一效率。

　　该公搜CEO Suyatin示意：“APS可能帮帮行业省略对多重图案化处理计划的依赖，同时低重本钱和境况影响。咱们的技巧可能正在硅片上临蓐10nm以下级另表特质，而且正在英特尔测试平台筹划的帮帮下，咱们依然说明，只需蚀刻，就可能正在量产硅片上临蓐 5nm 以下级另表特质。”

　　APS 的主旨是可能运用异常形状的原子层蚀刻 (ALE) 以浅易、经济且温和的格式将半导体晶圆上的纳米级特质瓦解成更幼的组织。该工艺运用纳米级特质侧壁的特殊属性，这些属性正在蚀刻历程中充表地形掩模。通过运用 ALE，APS 可能正在硅、电介质和其他资料（如磷化镓 (GaP)）上切实高效地创修极其细腻的特质，其症结尺寸低于 10 纳米且间距精细。而且可能正在临蓐中直接达成5nm以下的特质，无需繁杂的多重图案化步伐。该技巧的后续版本（beta东西）将正在2025年推出，估计将进一步推动这一技巧的贸易化，并扩展其正在浸没式光刻技巧中的操纵。

　　APS正在半导体例作中大有裨益，它供应了一种遵从摩尔定律一连缩幼芯片组件尺寸的方式，同时低重本钱并提升产量。该工艺特别有价钱，由于它答应造作商达成更幼、更辘集的组件，而无需多个繁杂的光刻步伐，这些步伐既高贵又破费资源。因而，APS工艺省略了半导体临蓐的本钱投资、能源损耗和总体境况影响。

　　跟着技巧的不休更始和物业需求的晋升，EUV光刻技巧正慢慢降服其本钱清脆、修筑繁杂等寻事，向着更高效、更精准、更低本钱的对象发达。另日，EUV不但将一连引颈芯片造作向更幼、更周详的尺寸迈进，还将为环球半导体物业的更始与逐鹿供应壮大的技巧支柱。